3nm晶圆制造将至，三大半导体龙头火力全开
先进制程现况：台积电、三星和英特尔的三雄之战
目前晶圆代工领域中，仍持续在先进制程技术领域推进的，可以说只剩台积电与三星了。
而英特尔虽然已经没有提供晶圆代工服务，但是其芯片制造技术与台积电、三星仍属同一梯队，且其制造的芯片在不少层面上与台积电、三星的客户形成竞争，因此仍应把英特尔算进先进制程的玩家之一。
以下笔者就从各家厂商的技术发展现况与未来布局来进行分析。虽然就服务项目而言，台积电和三星重叠较大，但在技术层次方面，台积电和英特尔还是比较接近，三星7nm之后的技术发展还是比较偏纸面，没有实际上的技术成就，而加上目前日韩掀起贸易战，未来的制程竞赛，三星更可能会逐渐被抛离。
抢先进入7nm的台积电，下个目标是利用EUV削减成本，固守客户
进入7nm世代之后，台积电首先突破量产门槛，成功在2018年提供客户相关的代工制造与封装服务，而截至目前为止，三星与英特尔目前仍未正式量产7nm等级的产品。
台积电的7nm基于多重曝光技术，也就是使用DUV（深紫外光）机台，对晶圆进行4次的重复曝光，以求取晶体管的微小化，这是在EUV（极紫外光）机台因为技术研发瓶颈，在产能和良率难以突破之下，所以选择了成熟的DUV技术来达成。
但问题是，使用DUV加上多重曝光技术，虽然可以达到7nm的密度，但因为工序增加，成本也大幅提升，根据调研机构计算，台积电的7nm相较起10nm，在单一晶圆的制造成本上增加了至少18%，而如果以芯片成品来比较，同样晶体管规模的芯片以7nm，将会比10nm高出11.5%，过去通过制程的微缩，单一芯片的成本会明显下降，而这是在芯片制造的历史上，第一次芯片的成本会比旧制程高的状况。
为了解决高成本问题，避免被三星追上，台积电也正积极跨到EUV机台。当EUV机台成熟，作为目前营收主力的7nm制程成本就可以有效下降。当然，机台本身的成本支出其实还是非常高昂，毕竟单一EUV机台成本就需要上亿美元，这与使用旧有DUV机台的多重曝光版7nm相较之下，所需要分摊的设备成本就比较高。
但其来自两方面的成本下降效应，仍是对客户相对有利。首先就是工序的减少，采用EUV机台制造的7nm在工序方面比DUV版本7nm减少了至少3成以上，理论上生产效率较高。另一方面，采用EUV还可以进一步带来密度的提升，这是因为DUV加上浸润式曝光只能进行单向微缩，EUV才能进行双向，而根据台积电在股东会上给出的信息，采用EUV制程的7nm+将比DUV版增加至少17%的密度。
台积电也计划推出7nm的衍生版本6nm，6nm会分为计有7nm的升级版，以及采用EUV的升级版，既有的DUV升级版可以沿用既有7nm的芯片设计规则，有效降低成本，而EUV则是在提升密度的同时，又兼顾成本的下降。
三星欲直上EUV不成，抢客宣告失败
三星原本通过台积电叛将梁孟松的帮助，在14/16nm制程竞争中和台积电打得平分秋色，然而制程技术还是需要积累，并不是找了个神人就能够彻底翻天覆地。后续的10nm虽然仍抓住一定的客户，但因为良率和性能的落差，苹果已经彻底放弃和三星的合作，将全部的处理器代工订单都下在台积电。
而前进到7nm，三星也体认到，如果按照台积电的发展步骤一步一步前进，那么将永远难以和台积电对抗。也因此，三星选择放弃DUV版的7nm制程研发计画，直接投入EUV技术。
然而EUV机台最初非常不成熟，且三星放话能力要优于其实作能力，7nm原本喊2018年量产，但时程一改再改，目前最新版本的规划已经要到2020年底，而部份期待三星版7nm能够带来成本优势的潜在客户，也一个一个离三星而去。高通在7nm转投台积电，未来也没有机会在最先进制程使用三星的服务。而NVIDIA原本也有规划要使用三星的EUV版7nm，但即便能生产，三星给的良率实在很难看，这也让NVIDIA死了心，决定未来的安培架构GPU将会在台积电生产。
当然，三星仍持续宣称其制程技术有所突破，目前5nm制程的研发也已经完成，并要前进到3nm，但实际上恐怕还是不甚乐观。毕竟技术研发如果不顺利，就难以吸引客户，而如果没有客户，庞大的技术研发成本就难以回收，那不如就缩减规模，专心当IDM就好。
而三星目前也还有另一个负面影响因素，那就是制程需要的很多关键材料都在日本人手上，但日韩掀起贸易战，日本在相关材料上限制输出，长期下来会拖累三星发展半导体制造技术发展。
英特尔10nm今年完成量产，明年直上7nm
首先要说明的是，英特尔的制程节点定义向来与业界不大一样，在晶体管密度、闸极间距方面，一直以来都要超越台积电/三星一代以上。也因此，其10nm其实是和台积电的7nm对标，而7nm则接近台积电的5nm。
实际上，如果以纯粹密度而言，英特尔10nm的表现要优于台积电的7nm。
但可惜的是，英特尔的10nm也是遭遇了不少的技术问题，最早在2016年就已经小量试产，但时至今日仍难以量产，否则AMD今日就不会这么嚣张了。
不过根据其最新的布局，10nm下半年就可以初步量产，而紧接著7nm则会在2021年登场，和台积电的5nm分庭抗礼。
从7nm前进5nm，与从5nm跨越到3nm有何不同？
毕竟5nm可以说是现有材料和制程技术下的极限，7nm使用的EUV机台还是可以沿用，但接下来在晶体管材料和结构就必须有所变革，否则很难再继续微缩下去。因此，台积电5nm和7nm同步发展，这点和三星差不多。
台积电的5nm预期要在2020年量产，目前已经在进行风险试产，而三星则没有公布其5nm具体的量产时程，但如果以其7nm的时程预估，恐怕也不会早于2021年。而二者都将会在5nm持续使用现有的FinFET晶体管技术。
然而3nm就必须使用全新的材料与半导体结构，否则很难突破物理限制，而预计要取代FinFET的，就是GAA技术。目前台积电虽确定也会使用GAA，但其公布的信息不多，根据业界信息，台积电除了尝试GAA以外，也同样尝试能否通过使用矽或矽鍺（SiGe）等新材料的引进，让3nm也可以用上FinFET，不过这些都只是推测。
反而三星为了抢回锋头，在前阵子的晶圆制造论坛 (Samsung Foundry Forum)上公布了不少技术细节，这方面我们就以三星的GAA作法为主。
由于晶体管的微缩受到许多因素的限制，比如说迁移率要够高，确保效能能随着制程演进而提升，且漏电流还要能够控制在一定的程度，因此，晶体管结构设计就非常重要，而GAA正是达成3nm的关键。
三星在公布的3nm结构MBCFET其实就是三星的定制版GAA，与标准GAA采用纳米线(nanawire)的结构相较之下，MBCFET采用纳米片(nanosheet)结构。
三星在新闻信息中强调，该结构的特性是定制性非常高。三星已经在其PDK(产品设计套件)中加入四种不同nanosheet鳍片的宽度，而鳍片越宽，性能也越高，但随之而来的功耗也越大。也因此，在小型智能终端中，可能就会使用小型鳍片的制程，而大型高性能芯片则会使用较宽的鳍片。
相较之下，传统的FinFET的节点定义就显得相对固定，每个世代仅有单一功率/时钟设计点。
而三星把初代3nm制程命名为3GAE，三星指出，该制程可以和4nm的4LPP制程共享相同的BEOL(back end of line，后段制程)设计规则，也就是说，在三星4nm设计出来的芯片，基本上都可以无痛过渡到3GAE。
三星在其首个3GAE流程中提出了不少规格定义。其中一个重要的项目是将工作电压从0.75V降低到0.70V。另外，三星也宣示，与7nm相比，3GAE将提供1.35倍的性能，0.5倍的功率，0.65倍的裸片面积。
而除了初代3GAE以外，三星也开始布局第二代3nm制程，目前暂时定名为3GAP，重点是在高性能产品上。3GAP主要是3GAE的流程优化产品。根据三星的规划，3GAE将在2021年流片，大规模投产的时间点可能落在2022年。
5nm之后的技术与商业挑战
首先，5nm之后不论是在EDA工具，或者是芯片的IP，都要有全新的设计，这也导致不只是制造本身的成本增加，外围的相关成本也同样会增加许多，另一方面，5nm(以及衍生的4nm)作为FinFET的最后一个世代，在包含晶体管密度与性能方面的各种技术指标上并不会明显比7nm优秀许多，当然，3nm预期会带来另一波芯片的性能增长，但随之而来的高昂成本，使其注定很难快速普及，当然，这在过去的16nm以及7nm也都发生过，但是3nm的成本远高于前者，举例来说，设计3nm芯片的成本将可能动辄10亿美元以上。另外，晶圆制造方面，要设一间3nm工厂，可能至少要200亿美元，这不论对芯片设计客户，或者是晶圆制造服务提供商而言，都是严苛的负担。
另一方面，如果把以GAA为基础的3nm芯片成本，和基于FinFET的5nm芯片成本相较之下，成本可能至少会高出20%以上，但是却无法期待等比例的性能提升或功耗降低。
另一方面，有几种类型的GAA，包括纳米片FET(nanosheet FETs)和纳米线FET(nanowire FETs)。严格来说，GAA本身是finFET的技术演进。在GAA中，将finFET放置在其侧面，然后将其分成单独的水平部分。每个单独的部分组成了通道。栅极材料则包裹在每个片上。
与纳米线FET相比，纳米片FET具有更宽的通道，可转换为更高的性能和驱动电流。这主要是因为纳米片的有效宽度更大。不过纳米线非常适合静电。但横截面相当小。与纳米片相较之下，其有效宽度较小将成为最大缺点。
但是制造GAA晶体管，具备极高的挑战难度，当你在3纳米及以下开始下一代GAA时，远比现有的7nm挑战难度更高。虽然GAA最初看起来像是对finFET的修改与优化，改变不是很大，但实际上，从材料、工序到工艺掌握，其难度要比FinFET高了不只几个数量级，而这也是为何业界会把3nm视为一个长期制程，毕竟其技术难度极高，且GAA只能维持到2nm，要更精细，甚至小到原子程度，GAA恐怕也派不上用场。
台积电3nm建厂已经开始，技术研发也早就在进行，而相较于三星的高调，台积电并没有过多的揭露其技术底细，但基本上还是会以GAA为基础，而台积电也同样预估3nm的量产时程会在2022年。
三星的纸面3nm技术发布看起来相当具有说服力，但是搭配过去三星的量产时程承诺，其实又有点令人质疑。但不可否认的是，三星和台积电基本上都已经是属于晶圆制造服务的第一线技术领导者，二者的差别还是在于技术细节的掌握以及市场化的能力。
然而展望未来，3nm这个世代恐怕会是继16nm后的长寿制程，3nm之后，还需要在芯片结构与机台技术上有更进一步的发展。而根据设备大厂ASML的计划，第二代EUV机台，也就是高于0.5数值孔径(numerical aperture，NA)的新一代EUV机台可能会在2024年现身，届时2nm以下的制程产品将可能会采用该机台生产。
高数值孔径的机台可以有效减少曝光次数，对于降低芯片生产流程复杂度与成本有很大的帮助，也能更有效地推动更高制程节点的发展。
封装技术重要性将不下于制造
也因为预期未来制程技术的发展脚步会放慢，所以晶圆制造就不只是着眼于晶圆本身的制造，而是连封装都要纳入成为整个制造服务的一部份。
作为六大支柱之一，英特尔在去年底的技术日揭示了其最新的3D封装技术Foveros，其实在概念上就是要通过更灵活的不同功能芯片的组合调配，突破传统的一个芯片只能通过同一个制程来完成的限制，让不同功能芯片都能用其具备最佳成本、效能的制程制造，最后在封装阶段再组合起来，而因为英特尔在钻孔、贴合、拼装方面的技术发展有其心得，因此希望通过这个封装技术来让英特尔的产品可以跨越到更多的计算领域之中。
不过，台积电和三星也没冷落这方面的技术发展。毕竟与其在制程技术方面硬碰硬，封装方面的技术还是相对简单许多。
然而事实上也只是简单了一点。台积电一开始和三星比封装，其实是吃鳖的，在2013年时，台积电研发出CoWoS 2.5D封装。意图抢下市场，但这个封装技术高不成低不就就不用说了，良率还特别低，搞到最后只有Xilinx使用，其馀的芯片设计公司都转去日月光或者是矽品使用PoP封装。
台积电不想放弃，后来推出了低配版的InFo扇出型封装，成功分食，甚至独得苹果大单，后续高通、AMD、NVIDIA也都投入台积电的怀抱，InFO居功不小。扇出型封装技术其实起源自英特尔在2009年公开的新封装技术，而到2016年才真的由台积电导入市场，可见英特尔的黑科技很多，但市场化速度实在不够快，否则哪有今天台积电和AMD的嚣张？
三星则是推出可以把逻辑芯片和内存封装在一起的ePoP技术想要以此对抗台积电的InFo，但事与愿违，ePoP良率低，成本高，厚度大，犯了当初台积电CoWoS的错误，更重要的是，ePoP的内存兼容性低，只能使用三星的内存，客户缺乏选择。这也致使客户宁可舍弃三星的封装服务，而去选择日月光等的PoP封装技术。
后来三星也加入扇出型封装的行列，推出FOPLP(Fan-Out Panel Level Packaging)技术，这个是要与台积电InFo封装一较高下的低成本封装服务，不过不只三星，日月光、矽品也都推出了同样的封装服务。
针对未来的3D封装技术，三星目前已经提供2.5D封装的I-Cube技术，同时也计画在2019年推出3D SiP(System In Package)，力图压倒台积电。台积电这方面则是推出接近3D封装层次的SoIC封装，SoIC 是一种创新的多晶片堆叠技术，主要是针对 10nm以下的制程技术进行晶圆级接合，SoIC技术的最大特色是没有突起的键合结构，因此运作性能将会更优秀。而SoIC在功能特性上就与英特尔的Foveros技术大同小异，同样标榜可以把很多不同性质的芯片整合在一起。
